FPGA毕业设计整套

基于fpga的fifo设计--empty_cmp.vhd----LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYempty_cmpISGENERIC(n:INTEGER:=4);PORT(--采样地址rd_addr:INSTD_LOGIC_VECTOR(n-1DOWNTO0);--延迟地址wr_addr:INSTD_LOGIC_VECTOR(n-1DOWNTO0);--空信号empty:O