timingdesigner9,1

一款灵活、交互式的时域分析和图示工具。适用于数字集成电路和印刷电路板设计。ForteDesignSystems公司的Chronology部门发布了新版本的TimingDesigner交互式时序分析和图表工具，以增强其项目管理和时序接口设计功能。TimingDesigner新的项目管理器简化了时序信息交换，使用户能更有效地管理高性能接口的规范和分析，实现数字IC和电路板设计工作。该工具现在已允许用户在同一个项目内排列多个图表组元。组元和模块可以在单个树状结构中排列并显示，在项目图表中还提供了所有违反约束的概要列表。设计人员也可将不同组元的两个图表合并，创建出一个能自动处理组元连接，有助于管理重复信号和传播延迟的接口。现在，设计人员可以对特定图表及其相关