Verilog写的同时求50组数据最小值的程序 上传者：oZuoZhi 2019-04-17 05:31:33上传 RAR文件 159.11KB 热度 61次 用Verilog写的同时求50组数据最小值的程序，计算简单，延时很小。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-04-17 05:31:33 虽然写得有点乱，但还是很好地解决了问题 码姐姐匿名网友 2019-04-17 05:31:33 效率不怎么样啊 码姐姐匿名网友 2019-04-17 05:31:33 可以用，参数确实多 码姐姐匿名网友 2019-04-17 05:31:33 可以使用，主要采用的是？： 的形式比较得到的，比较死板的写法，但是有启发 码姐姐匿名网友 2019-04-17 05:31:33 参数太多显得程序比较乱。 希望能够简化程序，不太适合初学者看 码姐姐匿名网友 2019-04-17 05:31:33 不太容易读懂，做tester的话改起来比较麻烦 码姐姐匿名网友 2019-04-17 05:31:33 基本都是通过wire型实现，不需要clk的延迟，但是timing比较严苛时，可能会导致Gate delay较大； 码姐姐匿名网友 2019-04-17 05:31:33 看不懂，好乱 码姐姐匿名网友 2019-04-17 05:31:33 如楼上的评价，过于复杂 码姐姐匿名网友 2019-04-17 05:31:33 参数过多，不实用，作为学习的简单例子还行，没别的用途 发表评论
虽然写得有点乱，但还是很好地解决了问题
效率不怎么样啊
可以用，参数确实多
可以使用，主要采用的是？： 的形式比较得到的，比较死板的写法，但是有启发
参数太多显得程序比较乱。 希望能够简化程序，不太适合初学者看
不太容易读懂，做tester的话改起来比较麻烦
基本都是通过wire型实现，不需要clk的延迟，但是timing比较严苛时，可能会导致Gate delay较大；
看不懂，好乱
如楼上的评价，过于复杂
参数过多，不实用，作为学习的简单例子还行，没别的用途