fpga网口通信时序 上传者：李舜Arthur 2019-03-13 14:23:11上传 其他文件 500kb 热度 74次 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-03-13 14:23:11 学习一下~读起来有点困难~ 码姐姐匿名网友 2019-03-13 14:23:11 真的很强大呀，很有用 码姐姐匿名网友 2019-03-13 14:23:11 部分符号解释不清楚,理解有困难 码姐姐匿名网友 2019-03-13 14:23:11 貌似很强大，学习了，谢谢分享 码姐姐匿名网友 2019-03-13 14:23:11 么有verilog写的么。。。 码姐姐匿名网友 2019-03-13 14:23:11 一个VHDL的文件，的确没有说的那么强大 码姐姐匿名网友 2019-03-13 14:23:11 只有一个vhdl的文件，没有工程，需要自己建再把代码添加到工程里 码姐姐匿名网友 2019-03-13 14:23:11 为什么只有一个文件……基本没怎么实现 码姐姐匿名网友 2019-03-13 14:23:11 看不懂啊看不懂 不过貌似是很强大 码姐姐匿名网友 2019-03-13 14:23:11 看得有点晕，不过挺好的，就是要的分有点多啊 发表评论
学习一下~读起来有点困难~
真的很强大呀，很有用
部分符号解释不清楚,理解有困难
貌似很强大，学习了，谢谢分享
么有verilog写的么。。。
一个VHDL的文件，的确没有说的那么强大
只有一个vhdl的文件，没有工程，需要自己建再把代码添加到工程里
为什么只有一个文件……基本没怎么实现
看不懂啊看不懂 不过貌似是很强大
看得有点晕，不过挺好的，就是要的分有点多啊