fpga网口通信时序 上传者：李舜Arthur 2019-03-13 14:23:11上传 其他文件 500kb 热度 43次 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-03-13 14:23:11 学习一下~读起来有点困难~ 码姐姐匿名网友 2019-03-13 14:23:11 真的很强大呀，很有用 码姐姐匿名网友 2019-03-13 14:23:11 部分符号解释不清楚,理解有困难 码姐姐匿名网友 2019-03-13 14:23:11 貌似很强大，学习了，谢谢分享 码姐姐匿名网友 2019-03-13 14:23:11 么有verilog写的么。。。 码姐姐匿名网友 2019-03-13 14:23:11 一个VHDL的文件，的确没有说的那么强大 码姐姐匿名网友 2019-03-13 14:23:11 只有一个vhdl的文件，没有工程，需要自己建再把代码添加到工程里 码姐姐匿名网友 2019-03-13 14:23:11 为什么只有一个文件……基本没怎么实现 码姐姐匿名网友 2019-03-13 14:23:11 看不懂啊看不懂 不过貌似是很强大 码姐姐匿名网友 2019-03-13 14:23:11 看得有点晕，不过挺好的，就是要的分有点多啊 发表评论 李舜Arthur 资源：3 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
学习一下~读起来有点困难~
真的很强大呀，很有用
部分符号解释不清楚,理解有困难
貌似很强大，学习了，谢谢分享
么有verilog写的么。。。
一个VHDL的文件，的确没有说的那么强大
只有一个vhdl的文件，没有工程，需要自己建再把代码添加到工程里
为什么只有一个文件……基本没怎么实现
看不懂啊看不懂 不过貌似是很强大
看得有点晕，不过挺好的，就是要的分有点多啊