PCBLayoutandSI问答集

1 如何实现高速时钟信号的差分布线 在高速设计中 如何解决信号的完整性问题 差分布线方 式是如何实现的 对于只有一个输出端的时钟信号线 如何实现差分布线 专家解答: 信号完整性基本上是阻抗匹配的问题 而影响阻抗匹配的因素有信号源的架构和输出阻抗 output impedance 走线的特性阻抗 负载端的特性 走线的拓朴 topology 架构等 解决 的方式是靠端接 termination 与调整走线的拓朴 差分对的布线有两点要注意 一是两条线的长度要尽量一样长 另一是两线的间距 此间距由差分 阻抗决定 要一直保持不变 也就是要保持平行 平行的方式有两种 一为两条线走在同一走线层