DDRSDRAM控制器的设计及FPGA实现

随着各种处理器工作频率的加快,存储器的读写速度以及外围控制电路的性能也就愈加成为直接制 约系统性能的瓶颈。而SDRAM是一种在外部同步时钟控制下完成数据读写的存储器,和一般的DRAM 一样, SDRAM需要周期性的刷新操作,访问前必须先给出行列地址。其输入信号都用系统时钟的上升沿 锁存,使器件可以与系统时钟完全同步操作而不需要握手逻辑。它内嵌了一个同步控制逻辑以支持突发 方式进行的连续读写访问,能够达到比传统异步DRAM快数倍的存取速度。而且只要给出首地址就可 以对一个存储块访问,不需要系统产生和维持后续的地址。另外,它具有的可编程同步时序模式和突发 长度使具体使用十分灵活 。因DDR SDRAM允许在时钟脉冲的上升沿和下降沿读写数据,而在时钟的 上升沿传输地址和控制信号,这就使其能在每个时钟周期完成两次数据传输 。不需要提高时钟频率就 能加倍提高速度。