电源完整性---于博士

决定的,一日选好了稳压电源芯片,对这部分噪声我们只能接受,无法控制第,稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源芯片通过感知其输出电压的变化,调整其输岀电流,从而把输岀电压调整回额定输岀值。多数常用的稳压源调整电压的时间在亳秒到微秒量级。因此,对于负载电流变化频率在直流到几百K|l之间时,稳压源可以很好的做出调整,保持输出电压的稳定。当负载瞬态电沇变化频率超岀这¨氾囯时,稳压源的电压输出会出现跌落,从而产生电源噪声。现在,微处理器的內核及外设的时钟频牽已经超过∫600兆赫兹,内部晶体管电平转换时间下降到800皮杪以下。这要求电源分配系统必狈在直流到1GHz范围内都能快速响应负载电流的变化,但现有稳压电源芯片不可能满足这一苛刻要求。我们只能用其他方法补偿稳压源这一不足,这涉及到后面要讲的电源去耦。第三,负毂瞬态电流在电源跻径阳抗和地路径阳抗上产生的压降。PCB板上仟何电气路径不可避免的会存在阻抗,不论是完整的电源平面还是电源引线。对于多层板,通常提供一个完整的电源平面和地平面,稳压电源输出首先接入电源平面,供电电流流经电源平面,到达负载电源引脚。地路径和电源路径类似,只不过电流路径变成了地平面。亢整平面的阻抗很低,但确实存在。如果不使用平面而使用引线,那么路径上的阻抗会更高。另外,引脚及焊盘本身也会有奇生电感存在,瞬态电流沇经此路径必然产生歴降,因此负载芯片屯源引脚处的电压会随着瞬态电流的变化而波动,这就是阻抗产生的电溟噪声。在电溟路径表现为负载芯片电源引脚处的电压轨道塌陷,在地路径表现为负载芯片地引脚处的电位和参考地电位不同(注意,这和地弹不同,地弹是指芯片内部参考地电位相对于板级参考地电位的跳变)四、电容退耦的两种解释釆用电容退耦是解决电源噪声闩题的主要方法。这种方法对提高瞬态电流的响应速度,降低电源分配系统的阻抗都非常有效对于电容退耦,很多资料中都有涉及,但是阐述的角度不同。有些是从局部电荷存储(即储能)的角度来说明,有些是从电源分配系统的阻抗的角度来说明,还有些资料的说明更为混乱,一会提储能,一会提阡抗,因此很多人在看资料的时侯感到有些迷惑。其实,这两种提法,本质上是相同的,只不过看待问题的视角不同而已。为了让大家有个清楚的认识,本文分别介绍一下这两种解释。4.Ⅰ从储能的角度来说明电容退耦原理在制作电路板时,通常会在负载芯片周围放置很多电容,这些电容就起到电源退耦作用其原理可用图1说明。t效片图1去耦电路当负载电流不变时,其电流由稳压电源部分提供,即图中的I,方向如图所示。此时电容两端电压与负载两端电压一致,电流Ⅰ为0,电容两端存储相当数量的电荷,其电荷数量和电容量有关。当负载瞵态电流发生变化时,由于负蔹芯片内部喆体管电平转换速度极快,必须在极短的时间内为负载芯片提供足够的电流。但是稳压电源无法很快响应负载电流的变化,因此,电流Ⅰ不会马上满足负载瞬态电流要求,因此负载芯片电斥会降低。但是山于电容电压与负载电压相同,因此电容两端存在电压变化。对于电容来说电压变化必然产生电流,此时电容对负载放电,电流I不再为0,为负载芯片提供电流。根据电容等式:(公式1)只要电容量C足够大,只需很小的电压变化,电容就可以提供足够大的电流,满足负载瞬态电沇的要求。这样就保证了负载芯片电压的变化在容许的范围内。这里,相当于电容预先存储了一部分电能,在负载需要的时候释放出来,即电容是储能元件。储能电容的存在使负载消耗的能量得钊快速补充,因此保证了负载两端电压不至于有太大变化,此时电容担负的是局部电源的角色。从储能的角度来理解电源退耦,非常直观易懂,但是对电路设计帮助不大。从阻抗的角度理解电容退耦,能让我们设计电路时有章可循。实际上,在决定电源分配系统的去耦电容量的时候,用的就是阳抗的概念。4.2从阻抗的角度来理解退耦原理。将图1中的负载芯片拿掉,如图2所小。从AB两点向左看过去,稳压电源以及电容退耦系统一起,可以看成一个复合的电源系统。这个电源系统的特点是:不论AB两点间负载瞬态电流如何变化,都能保证AB两点间的电压保持稳定,即AB两点间电压变化很小。ln屯评LL〖LLL〖LL區〖L【LLLL LL·L,LL·LLL·LL图片2电源部分我们可以用一个等效电源模型表示上面这个复合的电源系统,如图3电课图3等效电源对于这个电路可写出如下等式凸(公式2)我们的最终改计目标是,不论AB两点间负载瞬态电流如何变化,都要保持AB两点间电压变化范围很小,根据公式2,这个要求等效于电源系统的阻抗Z要足够低。在图2中,我们是通过去耦电容来达到这一要求的,因此从等效的角度出发,可以说去耦电容降低了电源系统的阻抗。另一方面,从电跻原理的角度来说,可得到同样结论。电容对于交流信号旱现低阳抗特性,因此加入电容,实际上也确实降低了电源系统的交流阻抗。从阻抗的角度理解电容退耦,可以给我们设计电源分配系统带来极大的方便。实际上,电源分配系统设计的最根本的原则就是仗阻抗最小。最有效的设计方法就是在这个原则指导下产生的。五、实际电容的特性正确使用电容进行电源退耦,必须了解实际电容的频窣特性。理想电容器在实际中是不存在的,这就是为什么经常听到“电容不仅仅是电容”的原因实际的电容器总会存在一些寄生参数,这些寄生参数在低频时表现不明显,但是高频情况下,其重要性可能会超过容值本身。图4是实际电容器的SPlC模型,图中,ESR代表等效串联电阻,ESL代衣等效串联电感或寄生电感,C为坦想电容。ESRESL图4电容模型等效串联电感(寄生电感)无法消除,只要存在引线,就会有寄生电感。这从磁场能量变化的角度可以很容易理解,电流发生变化时,磁场能量发生变化,但是不可能发生能量跃变,表现出电感特性。寄生电感会延缓电容电流的变化,电感越大,电容充放电阻抗就越大,反应时间就越长。等效串联电阻也不可消除的,很简单,因为翎作电容的材料不是超导体。讨论实际电容特性之前,首宄介绍谐振的概念。对于图4的电容模型,其复阻抗为:十27 f(公式3)当频率很低时,“A二远小」2丌ˉ,整个电容器表现为电容性,当频率很高时,大于27,电容器此时表现为电感性,因此“高频时电容不再是电容”,而呈现为电感。当2丌时,,此时容性阻抗矢量与感性阳抗之差为0,电容的总阻抗最小,表现为纯电阻特性。该频率点就是电容的自谐振频率。自谐振频率点是区分电容是容性还是感性的分界点,高于谐振频率时,“电容不再是电容”,因此退耦作用将下降。因此,实际电容器都有一定的工作频率范围,只有在其工作频率范围内,电容才具有很好的退耦作用,使用电容进行电源退耦时要特别关注这一点。寄生电感(等效串联电感)是电容器在高于自谐振频率点之后退耦功能破消弱的根本原因。图5显示了个实际的0805封装0.1u陶瓷电容,其阻抗随频率变化的曲线Impedance ESR s Frequency Plot10map10010ESR.1T0.m10.010.1110100100010uFrequen图5电容阻抗特性电容的自谐振频率值和它的电容值及等效串联电感值有关,使用时可查看器件手册,了解该项参数,确定电容的有效频率范闱。下面列出了AWX牛产的陶瓷电容不同封装的各项参数值。封装ESL(nH)ESR(欧姆)04020.40.0606030.09808050.079120612100.1218121.40.20322201.60.285电容的等效串联电感和生产工艺和封装尺寸有关,同一个厂家的同种封装尺寸的电容,其等效串联电感基本相同。通常小封装的电容等效串联电感更低,宽体封装的电容比窄体封装的电容有更低的等效串联电感。既然电容可以看成RLC串联电跻,因此也会存在品质因数,即Q值,这也是在使用电容时的一个重要参数。电路在谐振时容抗等于感抗,所以电容和电感上两端的电压有效值必然相等,电容上的电压有效值U=Ⅰ*1/0C=U/ωCRU,品质因数Q=1/ωCR,这里I是电路的总电流。电感上的电压有效值U=LI=L米U/RQU,品质因数Q=oL/R。因为:U=U所以Q=1/oCR=oL/R电容上的电压与外加信号电压U之比U/U=(I*1/ωC)/RI=1/ωCR=Q。电感上的电压与外加信号电压U之比L1/=L/RI=OL/R=Q。从上面分析可见,电路的品质因数越高,电感或电容上的电压比外加电压越高。Q5Q210808/o0图6Q值的影响Q值影响电路的频率选择性。当电路处于谐振频率时,有最大的电流,徧离谐振频率时总电流减小。我们用Ⅰ/L表小通过电容的电流与谐振电流的比值,即相对变化率。表小频率侗离谐振频率程度。图6显示了1/L与“/灬关系曲线。这里有三条曲线,对应三个不冋的Q值,其中有Q1〉Q2>03。从图中可看出当外加信号频率ω偏离电路的谐振频率ω0时,Ⅰ/I均小于1。Q值越高在一定的频偏下电流下降得越快,其谐振曲线越尖锐。也就是说电路的选择性是由电路的品质因素Q所决定的,Q偵越髙选择性越好。在电跻板上会放置一些人的电容,通常是坦电容或电解电容。这类电容有很低的ESL,但是ESR很高,因此Q值很低,具有很宽的有效频率蒞闱,非常适合板级电源滤波、电容的安装谐振频率节介绍的是电容自身的参数,当电容安装到电路板上后,还会引入额外的寄生参数,从而引起谐振频率的偏移。充分理解电容的自谐振频率和安装谐振频率非常重要,在计算系统参数时,实际使用的是安装谐振频率,而不是自谐振频率,因为我们关注的是电容安装到电路板上之后的表现电容在电路板上的安装通常包括一小段从焊盘拉出的引出线,两个或更多的过孔。我们知道,不论引线还是过孔都存在寄生电感。寄生电感是我们主要关注的重要参数,因为它对电容的特忙影响最人。电容安装后,可以对其周闱一小片区域有效去耦,这涉及到去耦半径问题,本文后面还要详细讲述。现在我们考察这样一种情况,电容要对距离它2厘米处的点去耦,这时寄生电感包括哪几部分。首先,电容自身存在寄生电感。从电容到达需要去耦区域的路径上包括焊盘、一小段引出线、过孔、2厘米长的电源及地平面,这几个部分都存在寄生电感。相比较而言,过孔的寄生电感较大。可以用公式近似计算一个过孔的寄生电感有多大。公式为其中:L是过孔的寄生电感,单位是mH。h为过孔的长度,和板厚有关,单位是英寸。d为过孔的直径,单位是英寸。下面就计算一个常见的过孔的寄生电感,看看有多大,以便有个感性认识。设过孔的长度为63mil(对应电路板的厚度1.6毫米,这一厚度的电路板很常见),过孔直径8mi1,根据上面公式得:辶一U人UUi山这一寄生电感比很多小封装电容自身的寄生电感要大,必须考虑它的影响过孔的直径越大寄生电感越小。过孔长度越长,电感越大。下面我们就以一个0805封装0.01uF电容为例,计算安装前后谐振频率的变化。参数如下:容值:C=0.01uF。电容自身等效中联电感:ESL=0.6nl。安装后增加的寄生电感: Mount=1.5rll电容的自谐振频率:2x√ES/ux、√06安装后的总寄生电感:0.6+1.5-2.1mH。注意,实际上安装一个电容全少要两个过孔,寄生电感是串联的,如果只用两个过孔,则过孔引入的寄生电感就有3nH。但是在电容的每一端都并联几个过孔,可以有效减小总的寄生电感量,这和安装方法有关。安装后的谐振频率为r了可见,安装后电容的谐振频率发生了很大的偏移,使得小电容的高频去耦特性被消弱。在进行电路参数设计时,应以这个安装后的谐振频率计算,因为这才是电容在电路板上的实际表现安装电感对电容的去耦特性产生很大影响,应尽量减小。实际上,如何最大程度的减小安装后的寄生电感,是一个非常重要的问题,本文后面还要专门讨论。七、局部去耦设计方法我们从一个典型逻辑电路入手,讨论局部退耦设计方法。图7是典型的非门( NOT GATE)电路。当输入( Input)低电平时,Q1打开,拉低Q2的基极,因此Q4的基极被拉低,Q3打开,输出( Output)高电平。3InputOutpulCind图7非门内部逻辑实际电路设计中,器件之间相工连接构成完整系统,因此器件之间必然存在相互影响。作为例子,我们级联两个非门,如图8所示,看看两个器件之间怎样相互影响。理想的情况应该是:第一个非门输入逻辑低电平(逻辑0),其输出为高电平,第二个非门输入为第一个的输出,也为高电平,因此第二个非门输出低电平为保证逻辑电路能正常工作,表征电路逻缉状态的电平值必须落在一定范围内。比如对于3.3V逻辑,髙电平大于2V为逻辑1,低电平小于0.8V为逻辑0。当逻辑门电路的输入电平处于上述范围内时,电路能保证对输入逻辑状态的正确判断。当电平值处于0.8V到2V之间时,则不能保证对输入逻辑状态的正确判断,对于本例的非门来说,其输出可能是逻辑0,乜可能是逻辑1,或者处」不定态。因此输入电平超岀规定范围时,可能发生逻辑错误。逻缉电路在设计时采用了很多技术来保证器件木身不会发生这样的错误。但是,当器件安装到电路板上,板级系统的其他因素仍可能导致类似错误的发生。图8中级联的两个非门共用电源端Vcc和接地端GND。Ⅴcc到每个非门供电引脚间都会存在寄生电感,每个非门的地引脚到GND之间也同样存在寄生电感。在实际板级电路中设计中,寄生电感不可避免,电源平面、地平面、过孔、焊盘、连接焊盘的引出线都会引入额外的寄牛电感。图8已纾画出了电源端和地端的寄生电感。当第一个非门输入高电平,其输出低电平。此时将会形成图