verilog综合设计

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Verilog HDL(Verilog HardwareDescrip t ion L anguage) 本身的特点, 许多面向仿真的语句虽符合语法规则却是不能综合的, 这在设计中必须加以避免. 同时讨论了如何写出Verilog HDL 可综合风格的RTL (Register Transfer Level) 级语言描述的程序。