基于FPGA的32位除法器设计

摘 要：介绍了一种使 用可编程逻辑 器件 FPGA和 VHDL语 言实现 32位除法器的设计方法。该 除法器不仅可以实现有符号数运算，也可以实现无符号数的运算。除法器采用节省 FPGA逻辑资源的 时序方式设计，主要由移位 、比较和减法三种操作构成。由于优化 了程序结构，因此程序浅显易懂 ，算 法简单 ，不需要分层次分模块进行。并使 用 Altera公 司的 QuartusⅡ软件对该除法器进行编译、仿真， 得 到 了完全 正确 的 结果