SystemVerilog设计读书笔记 上传者：luruihong 2020-09-24 21:07:35上传 DOC文件 210KB 热度 43次 SystemVerilog声明的位置,包, $unit 编译单元声明,编码指导,未命名语句块中的声明等 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2020-09-24 21:07:36 笔记本身很不错，但对于systemverilog来说，十分不全。。。 码姐姐匿名网友 2020-09-24 21:07:36 很不错的笔记，尤其是对于·define的详细说明，很有帮助 发表评论
笔记本身很不错，但对于systemverilog来说，十分不全。。。
很不错的笔记，尤其是对于·define的详细说明，很有帮助