sdram controller 上传者：reiyu 2018-12-28 21:27:40上传 GZ文件 414.71KB 热度 53次 HSSDRC IP Core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline. 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2018-12-28 21:27:41 这个必须5分，好像是一个MIT的人写的。代码是用system verilog写的，很规范，但是注释较少，需要有一定基础才能看懂。内容上，作者有些贪心，想用一个工程覆盖大多数SDRAM读写的需求；使用者只需要修改很少的参数就能配置成符合自己需求的SDRAM控制器。但是这也造成了工程的代码量较大，难以学习理解。 而且作者还写了很好的testbench，如果你做过SDRAM控制器，恭喜你，这是学习system verilog verification很好的范例。 Joemily 2025-01-04 16:31:09 这个必须5分，好像是一个MIT的人写的。代码是用system verilog写的，很规范，但是注释较少，需要有一定基础才能看懂。内容上，作者有些贪心，想用一个工程覆盖大多数SDRAM读写的需求；使用者只需要修改很少的参数就能配置成符合自己需求的SDRAM控制器。但是这也造成了工程的代码量较大，难以学习理解。 而且作者还写了很好的testbench，如果你做过SDRAM控制器，恭喜你，这是学习system verilog verification很好的范例。 发表评论
这个必须5分，好像是一个MIT的人写的。代码是用system verilog写的，很规范，但是注释较少，需要有一定基础才能看懂。内容上，作者有些贪心，想用一个工程覆盖大多数SDRAM读写的需求；使用者只需要修改很少的参数就能配置成符合自己需求的SDRAM控制器。但是这也造成了工程的代码量较大，难以学习理解。 而且作者还写了很好的testbench，如果你做过SDRAM控制器，恭喜你，这是学习system verilog verification很好的范例。
这个必须5分，好像是一个MIT的人写的。代码是用system verilog写的，很规范，但是注释较少，需要有一定基础才能看懂。内容上，作者有些贪心，想用一个工程覆盖大多数SDRAM读写的需求；使用者只需要修改很少的参数就能配置成符合自己需求的SDRAM控制器。但是这也造成了工程的代码量较大，难以学习理解。 而且作者还写了很好的testbench，如果你做过SDRAM控制器，恭喜你，这是学习system verilog verification很好的范例。