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VHDL 语言编写规范

上传者: 2019-07-22 23:26:25上传 PDF文件 347.25KB 热度 50次
VHDL语言编写规范目的是提高书写VHDL代码的可读性、可修改性、可重用性;优化代码综合和仿真结果,指导设计工程师使用VHDL规范代码和优化电路,规范化公司的ASIC/FPGA设计输入,从而做到1、逻辑功能正确;2、可快速仿真;3、综合结果最优;4、可读性最好。
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