赛灵思 FPGA 设计时序约束指南

Name: 赛灵思 FPGA 设计时序 约束指南
Rating: 4.5 (55 reviews)
Author: weixin_53993961

上传者：weixin_53993961 2019-07-06 17:32:50上传 PDF文件 847.8KB 热度 55次

赛灵思FPGA设计时序约束指南,赛灵思FPGA设计时序约束指南

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: 码姐姐匿名网友 2019-07-06 17:32:50

官方资料。熟悉官网的资源的话，也能不一定要在这里下载了。

: 码姐姐匿名网友 2019-07-06 17:32:50

还行，官方文档

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