verilog教程

VerilogHDL是一种用于数字逻辑电路设计的硬件描述语言（HradwareDescriptionLanguage)，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。用VerilogHDL描述的电路设计就是该电路的VerilogHDL模型。VerilogHDL既是一种行为描述语言也是一种结构描述语言。VerilogHDL是一种用于数字逻辑电路设计的硬件描述语言（HradwareDescriptionLanguage)，可以用来进行数字电路的仿真验证、时序分析、逻辑综合既可以用电路的功能描述，也可以用元器件及其之间的连接来建立VerilogHDL模型。